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[问答] signaltap II综合assign语句的问题
2018-8-10 14:55:20  395 晶振
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直接将输入到FPGA的晶振时钟信号clk,利用语句assign clk_out = clk将其输出给其他的IC使用,在用signaltap II仿真的时候,看不到clk_out的波形(一直为低电平)。请问一下,这是什么原因?
2018-8-10 14:55:20   评论 邀请回答 举报
4个回答
这个问题我也遇到过,pll IP核多输出时可能会有某个输出口没有输出。我的做法是用语言写分频,这样就行了。
最佳答案
2018-8-10 14:55:21 1 评论

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1 条评论
我用PLL来一倍频clk得到clk_out,然后再用signalTap观察的时候,还是没有波形。
2018-8-10 16:17:49 评论

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signaltap观察要设计好采样时钟,以及触发方式,上升沿下降沿don't care等等。可能是你的采样时钟设置不对或者是触发方式不对?这部分看看signaltap教程,网上有。
2018-8-16 11:22:11 1 评论

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1 条评论
你要看看你的采样时钟是哪个,如果你的采样时钟是clk_out,那你肯定看不到clk_out波形的。
2018-9-21 16:28:16 评论

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